viterbi卷积码

摘要 作为现代通信系统数字基带处理中差错控制编码的热门技术之一，卷积码已经广泛应用于卫星通信、无线通信等多种通信系统的信道编码方式。Viterbi 算法是卷积码的最大似然译码算法，该算法译码性能好、速度快，并且硬件实现结构比较简单，是最佳的卷积码译码算法。随着可编程逻辑技术的不断发展，使用 FPGA 实现 Viterbi 译码器的设计方法逐渐成为主流。不同通信系统所选用的卷积码不同，因此设计可重配置的 Viterbi 译码器，使其能够满足多种通信系统的应用需求，具有很重要的现实意义。 本设计在卷积编码和Viterbi 算法研究基础上进行MATLAB仿真，然后对卷积编码和Viterbi 译码器进行 FPGA 设计，采用ALTERA 公司的 QUARTUSII 开发工具为系统开发平台，在此平台上进行VerilogHDL设计、综合、功能仿真和时序仿真。从仿真结果验证设计的正确性。 关键词：信道编码；卷积码；viterbi译码；FPGA设计；matlab 目录摘要??? IAbstract??? II第一章 绪论??? 11.1论文的研究意义??? 11.2国内外的发展前景??? 21.3本次课题的主要内容??? 3第二章 卷积码及Viterbi译码概述??? 42.1 信道编码基础??? 42.2卷积码编码原理??? 52.3 Viterbi译码原理??? 5第三章 编码译码器设计??? 83.1卷积码的编码算法??? 83.1.1卷积码的基本算法??? 83.1.2 （2，1，2）非系统码编码器??? 103.1.3 卷积码的描述方法??? 103.2 viterbi译码算法??? 123.2.1 Viterbi基本算法??? 123.2.2最大似然算法??? 133.3 MATLAB算法优化??? 14第四章 FPGA硬件电路设计及QuartusII验证??? 164.1 硬件电路设计??? 164.1.1主芯片的选型??? 164.1.2 时钟电路??? 164.1.3 电源电路??? 174.1.4 复位电路??? 184.1.5 配置电路??? 184.1.6 按键和数码管显示电路??? 194.2 FPGA软件设计??? 204.2.1 编码模块设计??? 204.2.2译码模块设计??? 234.2.3 分频模块??? 244.3 QuartusII仿真验证??? 24参考文献??? 27致谢??? 28 本次课题的主要内容 本文对其基本编译码原理做出详细解释，尤其是对目前使用最多的卷积码译码算法—Viterbi（维特比）译码算法做出研究，之后，利用基于 FPGA 的现代 EDA 技术来实现卷积码的编译码器，在何如提高编译码器速度，降低编译码器的硬件开销，减小编译码器的延时上做出一定的探索，最后给出一种可靠的卷积码器实现方案。 第一章 绪论。简要介绍信道编码的应用和发展，对本课题研究的现实意义进行了简要阐述，分析了课题的研究现状，给出了本论文的工作内容和结构安排。 第二章 卷积码及Viterbi译码 首先介绍了与卷积码有关的基本概念，介绍了 Viterbi 译码算法，由于 Viterbi 译码是一种最大似然译码，所以首先对此进行了介绍；然后从理论的角度，分析了Viterbi 译码算法。 第三章 卷积码编译码算法实现及MATLAB仿真。首先对算法进行MATLAB仿真，对参数进行分析。 第四章 FPGA硬件电路设计及QuartusII验证。设计出一个基于FPGA的硬件平台，描述原理图，对每个模块进行说明。然后利用 FPGA 实现卷积码编码器和viterbi译码器，编写verilog代码，进行模块化设计，并进行功能仿真。 第五章 结论 对整个论文设计进行总结。