帧同步信号的提取

引言 同步是通信系统中一个重要的实际问题,数字通信中的消息字流总是用若干码元组成一个“字”,又用若干“字”组成一“句”。因此,在接收这些数字流时,同样也必须知道这些“字”、“句”的起始时刻。在接收端产生与“字”、“句”起始时刻相一致的定时脉冲序列,称为“字”同步和“句”同步,统称为群同步或帧同步。在数字通信中除了帧同步的问题外,还有位同步的问题,因为消息时一串相继信号码元的序列,解调时常需知道码元的起止时刻,抽样判决的定时脉冲应位于码元的终止时刻,因此,接收端必须产生一个用作定时脉冲的序列,我们把在接收端产生与接收码元重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步。由此可见,同步时通信系统的一个重要问题,但本文只涉及帧同步的问题,我是在提取了位同步信号的基础上然后再提取帧同步信号,而且是利用FPGA来实现,随着可编程器件的不断发展,VHDL编程语言也发展到高级语言,所以用可编程器件来实现帧同步信号的提取,能使设备简化,检测电平容易控制,同时也提高了设备的可靠性和生产的一致性。本文采用的帧同步信号的提取方法是在Altera系列产品中FLEX10K中的EPF10K10LC84上实现的。 1? 关于VHDL 1.1? VHDL简介? ?? VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）之后，各EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。1993年，IEEE对VHDL进行了修订，从更高的抽象层次和系统描述能力上扩展VHDL的内容，公布了新版本的VHDL，即IEEE标准的1076-1993版本，（简称93版）。现在，VHDL和Verilog作为IEEE的工业标准硬件描述语言，又得到众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。有专家认为，在新的世纪中，VHDL与Verilog语言将承担起大部分的数字系统设计任务。 ??? VHDL主要用于描述数字系统的结构，行为，功能和接口。除了含有许多具有硬件特征的语句外，VHDL的语言形式和描述风格与句法是十分类似于一般的计算机高级语言。VHDL的程序结构特点是将一项工程设计，或称设计实体（可以是一个元件，一个电路模块或一个系统）分成外部（或称可是部分,及端口）和内部（或称不可视部分），既涉及实体的内部功能和算法完成部分。在对一个设计实体定义了外部界面后，一旦其内部开发完成后，其他的设计就可以直接调用这个实体。这种将设计实体分成内外部分的概念是VHDL系统设计的基本点。应用VHDL进行工程设计的优点是多方面的。 1.2 ?VHDL的特点 1.2.1与其他的硬件描述语言相比，VHDL具有更强的行为描述能力 这决定了他成为系统设计领域最佳的硬件描述语言。强大的行为描述能力是避开具体的器件结构，从逻辑行为上描述和设计大规模电子系统的重要保证。 1.2.2 VHDL丰富的仿真语句和库函数 这使得在任何大系统的设计早期就能查验设计系统的功能可行性，随时可对设计进行仿真模拟。 1.2.3 VHDL语句的行为描述能力和程序结构决定了他具有支持大规模设计的分解和已有设计的再利用功能 由此，它符合市场需求的大规模系统高效，高速的完成必须有多人甚至多个代发组共同并行工作才能实现。对于用VHDL完成的一个确定的设计，可以利用EDA工具进行逻辑综合和优化，并自动的把VHDL描述设计转变成门级网表。 1.2.4? VHDL对设计的描述具有相对独立性 设计者可以不懂硬件的结构，也不必管理最终设计实现的目标器件是什么，而进行独立的设计。 1.3? 用VHDL实现可编程逻辑电路的介绍 ??? VHDL作为IEEE标准的硬件描述语言和EDA的重要的组成部分，经过10几年的发展、应用和完善，以其强大的系统描述能力、规范的程序设计结构、灵活的语句表达风格和多层次的仿真测试手段，受到业界的普遍的认同和广泛的接受，从数十种国际流行的硬件描述语言种脱颖而出，成为现代EDA领域的首选硬件设计计算机语言，而且目前流行的EDA工具软件全部支持VH DL。除了作为电子系统设计的主选硬件描述语言外，VH DL在EDA领域的仿真测试、学术交流、电子设计的档案、程序模块的移植、ASIC设计源程序的交付、IP核（Intelligence Propery core）的应用方面担任着不可缺少的角色，因此不用避免地将成为了我们学习信息的必要的设计开发工具。 具体的说VH DL主要用于描述数字系统地结构、行为、功能和接口。除了含有许多具有硬件特征地语句外，VH DL地语言形式和描述风格与句法十分类似于一般地计算机高级语言。VHDL的程序结构特点是一项设计，或者称为设计实体（可以是一个元件、一个电路模块或一个系统）分成外部（或称为可视部分，即端口）和内部（或称不可视部分），即设计实体地内部功能和算法完成部分。在对一个设计实体分成内外部分地概念是VHDL系统设计的基本点，应用VHDL进行工程设计的优点是多方面的，具体如下： 1.3.1 设计技术齐全、方法灵活、支持广泛 VHDL语言可以支持自顶至下（Top-down）和基于库(Library-based)的设计方法而且还支持同步电路、异步电路、FPGA以及其他随即电路的设计。其范围之广是其他HDL语言所不能比拟的。例如，SFL语言和UDL/I语言，它们只描述同步电路。另外 ，VHDL语言早在1987年12月已作为IEEE_STD_1076标准公开分布，目前大多数EDA工具几乎在不同程度上都支持VHDL语言，这给VHDL语言进一步推广和应用创造了良好的环境。 1.3.2 系统硬件描述功能强 如前所述，VHDL语言具有多层次描述系统硬件功能的能力，可以从系统的数学模型直到门级电路。另外，高层次的行为描述可以与低层次的RTL描述和结构描述混合使用。例如，在PC扩展槽上要设计一块接口卡，该接口卡的硬件设计应满足主机的接口要求。此时，主机部分功能可以用行为方式描述，在系统仿真时可以验证接口卡的工作是否正确，这样，在接口卡设计出来以前就可以知道接口卡的工作是否满足系统要求。 另外，VHDL语言能进行系统级的硬件描述，这是它最突出的一个优点。其他HDL语言，如UDL/I、Verilog等只能进行IC级、PCB级描述，而不能对系统级的硬件很好地进行描述。 1.3.3 VHDL语言可以与工艺无关编程 在使用VHDL语言设计系统硬件时，没有嵌入与工艺有关的信息。当然，这样的信息是可以用VHDL语言来编写的。与大多数HDL语言不同，采用VHDL语言设计时，当门级或门级以上层次的描述通过仿真检验以后，再用相应的工具将设计映射成不同的的工艺（如MOS、CMOS等）。这样，在工艺更新时，无须修改原设计程序，只要改变相应的映射工具就行了。由此可见，修改电路和修改工艺相互之间不会产生影响。 1.3.4 VHDL语言标准、规范，易于共享和复用 由于VHDL语言已作为一种IEEE的工业标准，这样，设计成果便于复用和交流，反过来也更进一步推动VHDL语言的推广及完善。另外，VHDL语言的语法比较严格，其风格类似于Ada语言，给阅读和使用都带来了极大的方便。 用VHDL/Verilog HDL语言开发可编程逻辑电路的完整流程为： (1)文本编辑：用任何文本编辑器都可进行，也可以用专用的HDL编辑环境。通常VHDL文件保存为.VHD，Verilog HDL文件保存为.V件。 (2)功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑功能是否正确（对简单的设计可以跳过这一步，只有在布线完成以后，才进行时序仿真）。?????? （3）逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综合成最简单的布尔表达式。逻辑综合软件会生成.edf（EDIF）的EDA工业标准文件。 （4）布局布线：将.edf文件调入PLD厂家提供的软件中进行布线。即把设计好的逻辑安放到CPLD/FPGA内。 （5）时序仿真：需要利用在布局布线中获得的精确参数，用仿真软件验证时序（也叫后仿真）. 以上过程通常都可以在PLD厂家提供的开发工具（如MAX+PLUS II,Quarrus II,Foundation）中完成，但如果使用专用HDL工具完成逻辑综合，效果会更好、特别是对于使用MAX+PLUS II的设计人员，尽量避免在MAX+PLUS II中进行复杂的VHDL.Verilog HDL逻辑综合，原因是MAX+PLUS II只支持VHDL/Verilog HDL的子集，所以最好能在www.altera.com下载Altera绑定的免费的OEM版HDL综合软件或使用功能更强的通用HDL逻辑综合。 2帧同步信号提取的设计 ??? 数字通信时,一般总是以一定数目的码元组成以个个的”字”或”句”,即组成一个个的”群”进行传输,因此群同步信号的频率很容易由位同步信号经分频获得,但是,每群的开头和末尾时刻却无法由分频器的输出决定。群同步的任务就是要给出这个”开头”和”末尾”的时刻。群同步也称位帧同步。为了实现群同步，通常有两种方法：一类是在数字信息流中插入一些特殊的码组作为每群的头尾标记，接收端根据这些特殊的码组的位置就可以实现群同步；另一类方法不需要外加特殊码组，它类似于载波同步和位同步中的直接法，利用数据码组本身之间的彼此不同的特性来实现同步。即连贯式插入法和间隔式插入法。