基4硬判决的快速维特比译码技术的研究

摘? 要 通信系统能够可靠、高效地传输信息始终是通信工作追求的目标。数据传输系统的设计，要保证传输的可靠性，降低通信设备的发射功率，减小体积，因此在基带处理单元中进行差错控制设计具有非常重要的意义。差错控制编码技术是解决传输可靠性的一种重要手段，卷积码和分组码是差错控制编码的2种主要形式，在编码器复杂度相同的情况下，卷积码的性能优于分组码，因此卷积码几乎被应用在所有无线通信的标准之中，如GSM?，IS95和CDMA2000的标准中。? 本设计使用Verilog语言设计（2，1，9）卷积码编译码器，并通过构建一种基本的数字通信系统来验证卷积码的编、译码性能。具体的译码方法采用基4的硬判决维特比译码方法。基带处理单元各模块的 FPGA 设计主要包括发送端并串转换模块、卷积编码模块、Viterbi 译码模块和接收端串并转换模块，应用 Quartus II 6.1 开发平台以及 ModelSim 仿真软件，给出了仿真结果和综合电路图。 关键词：基带处理单元；卷积码编码；Viterbi 译码；FPGA 本文工作内容 本设计使用Verilog语言设计（2，1，9）卷积码编译码器，并通过构建一种基本的数字通信系统来验证卷积码的编、译码性能。具体的译码方法要求采用基4的硬判决维特比译码方法，并对该译码方法进行相应的性能分析。本文的主要工作内容分为三部分： 1.????? 介绍卷积码的编译码原理。 2.????? Viterbi译码设计。其主要设计内容有： （1）? BMG模块设计 （2）??? ACS模块设计 （3）??? MMU模块设计 （4）??? Traceback 模块设计 （5）??? Control模块设计 3.????? Viterbi译码验证设计。其主要设计内容有： （1）? 并串转换模块设计 （2）??? 编码模块设计 （3）??? 解码模块设计 （4）??? 串并转换模块设计